Los paquetes de circuitos integrados se producen mediante una técnica de interconexión en la que el área activa de un chip se monta con diversos materiales de interconexión en un sustrato multicapa. Si bien las tecnologías flip-chip han progresado rápidamente y ahora se usan de forma generalizada, presentan problemas de fiabilidad especiales. Una gran disparidad de expansión térmica entre el chip y el sustrato aumenta la probabilidad de falla por fatiga en las juntas de soldadura bajo carga térmica cíclica. Además, la falta de correspondencia térmica a menudo provoca la delaminación de las interfaces entre dos materiales dentro de la estructura de interconexión, lo que finalmente conduce a un fallo mecánica o eléctrico del circuito integrado. Este problema de fiabilidad mecánica empeora con la introducción continua de capas dieléctricas con propiedades mecánicas deterioradas y la sustitución de aleaciones de plomo por conexiones de aleaciones sin plomo.
En este trabajo, se presenta un nuevo método de prueba para imitar las tensiones durante el ensamblaje del empaque y durante el servicio. El procedimiento de la prueba se basa en la capacidad de los actuadores piezoeléctricos para reproducir expansiones y contracciones similares a las presentes en los paquetes reales. El actuador piezoeléctrico está pegado en la parte superior de la muestra para ser evaluado con un adhesivo. La interferometría de patrones de moteado electrónico (ESPI) se aplica para la evaluación en tiempo real sin contacto de los campos de tensión / deformación. El espesor del adhesivo y la posición relativa entre el actuador piezoeléctrico y la muestra son parámetros clave para obtener resultados repetibles.
El experimento ha sido modelado utilizando elementos finitos. Los resultados del modelado muestran la capacidad de la técnica desarrollada para reproducir el estado de estrés alcanzado durante el proceso de empaquetado. Además, se ha demostrado la sensibilidad de ESPI para detectar la presencia de grietas en la estructura interconectada a través de cambios en los campos de tensión en la superficie de la muestra.
La nueva metodología ha sido desarrollada desde cero, hasta el punto que se ha definido un único parámetro llamado "tensión crítica" como indicador de la resistencia al agrietamiento de la estructura debido a su sensibilidad con respecto a las diferencias en materiales y arquitecturas. Esta "tensión crítica" es la tensión mínima aplicada al actuador piezoeléctrico conectado a una muestra específica que provoca el agrietamiento en la estructura interconectada y puede calcularse directamente utilizando los campos de tensión medidos con ESPI.
El análisis de fallos de las muestras analizadas se ha realizado utilizando FIB para confirmar la presencia de grietas en los puntos específicos detectados a través de ESPI y en ningún otro sitio en la muestra analizada. Las grietas comienzan en las sacudidas utilizadas para proporcionar la señal eléctrica al chip y se propagan a través de diferentes capas e interfaces en las estructuras analizadas. Algunos experimentos realizados en la cámara FIB (prueba in-situ) muestran la evolución de las grietas debido a la acción de los actuadores piezoeléctricos.
La capacidad de la técnica para probar el comportamiento en servicio de materiales y estructuras se ha verificado mediante la carga cíclica de muestras. Estos experimentos confirman que la mayor parte del daño aparece durante los primeros ciclos de carga, lo que minimiza la probabilidad de fallo en el servicio debido al ciclo térmico de los circuitos.